期刊论文

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电子设计工程

1674-6236

2023

31

07

119-123,131

10.14022/j.issn1674-6236.2023.07.025

202015:柔性电子材料基因工程湖南省重点实验室开放基金 6110201-000101201:长沙理工大学研究生科研创新项目

本校为第一机构

针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求，设计了一种由浮点加法器和浮点乘法器构成的浮点单元（FPU），其中浮点乘法器提出了新型的Wallace树压缩结构，提高了压缩速率。在“蜂鸟E203”处理器中，完成浮点指令的译码模块与派遣模块的设计，实现FPU模块的移植。基于Simc180 nm工艺，使用Sysnopsys公司的Design Compile、VCS工具对FPU进行功能验证和综合，仿真结果表明，浮点加法器的关键路径延时为10.17 ns，相比于串行浮点加法器延时缩短23%，浮点乘法器的压缩结构关键路径延时为0.27 ns，相比传统Wallace树压缩延时缩短10%，移植前后的FPU运算结果一致。